当台积电和Intel都在争夺先进工艺领先优势之时，全球业界却在撕开芯片工艺的遮羞布，指出芯片业界玩弄数字游戏其实从28纳米以下就已开始了，之后的芯片工艺都可以说是项目名称罢了，包括当下广受赞誉的3纳米工艺。
在350纳米及之前，芯片制造工艺是严格按照芯片工艺的物理尺寸来定义芯片制造工艺的，那时候的芯片工艺标准金属半节距、栅极间距都是一样的，350纳米工艺的金属标准半节距和栅极间距都350纳米。
从350纳米之后，芯片工艺的命名方式开始发生改变，标准金属半节距仍然与芯片工艺一样，而栅极间距的缩减则在加速，到32纳米的时候，标准金属半节距是32纳米，而栅极间距已缩减到13纳米，此时其实就已经达到芯片工艺的物理极限了。
28纳米工艺引入了HKMG技术，即是采用了新的器件结构、材料填充和设计优化提升性能，而它的金属标准半节距和栅极间距都比32纳米增大了，28纳米的标准金属半节距是45纳米，栅极间距则是26纳米，其实从28纳米开始芯片工艺的命名方式变成项目名称了。
Intel则是从22纳米开始进一步改变了芯片工艺，28纳米及之前都是平面工艺，而Intel从22纳米引入FinFET工艺之后将芯片工艺变成3D立体工艺了，而Intel此后一直保持芯片工艺领先优势到台积电的10纳米工艺，Intel的14纳米++工艺领先于台积电的10纳米工艺。
台积电则是直到16纳米工艺才引入FinFET立体技术，不过台积电也从16纳米之后开始更猛烈地改变芯片工艺命名，10纳米工艺不过是16纳米FINFEI工艺的改良，属于过渡工艺罢了。
值得注意的是FinFET技术此后一直都在改良当中，台积电真正将FinFET技术用到炉火纯青的是在7纳米工艺，一直到如今的3纳米工艺都是对FinFET技术的改良，而栅极间距、金属半节距缩减已极为缓慢，3纳米的栅极间距、金属半节距分别是23纳米、45纳米，可以看出从28纳米到3纳米功竟然金属半节距都没有缩减，只有栅极间距轻微缩减到23纳米罢了。
不过帮助芯片制造技术实现进一步跃升的则是在7纳米工艺引入ASML的先进EUV光刻机，先进的光刻机降低了曝光的次数，用EUV光刻机只需要一次曝光，不仅提升了良率，还加速了晶体管密度的提升。
从3纳米工艺之后则引入了GAA技术，接下来各个企业又是对GAA技术不断改良，提升晶体管密度罢了，只是到了这个时候又不仅仅是芯片制造企业自身技术的较量，还需要先进的2纳米光刻机，变化与7纳米工艺类似。
台积电当时用DUV光刻机制造的7纳米工艺性能比用EUV光刻机生产的7纳米工艺性能落后30%；如今台积电继续用第一代EUV光刻机生产2纳米工艺加GAA技术，为了实现性能的提升而不得不用多重曝光技术，导致性能提升幅度有限；Intel则用第二代EUV光刻机生产了18A工艺，估计Intel的18A工艺性能比台积电的2纳米工艺高出不少。
从全球芯片业界在芯片工艺命名方式上可以看出芯片业界如今受困于硅基芯片的局限，早已无法对轨迹芯片的物理尺寸稳步缩减，而只能通过立体堆叠等方式来增加晶体管密度的方式提升性能，凸显出人力终究有极限，但是因为营销的需要，于是不断更改芯片技术名称来凸显技术的升级罢了。
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